A.该电路实现全加器的逻辑功能,Y1为和的输出,Y2为进位输出
B.该电路实现一致性判别的逻辑功能,Y1是判别为一致时的输出,Y2为不一致的输出
C.该电路实现奇偶校验的逻辑功能,Y1为奇数输出,Y2为偶数输出
D.该电路实现全减器的逻辑功能,Y1为差的输出,Y2为借位输出
图3.18(a)是一种序列信号发生器电路,它由一个计数器和一个四选一数据选择器构成.分析计数器的工作原理,确定其模值和状态转换关系,确定在计数器输出控制下,数据选择器的输出序列.
逻辑功能,并分别用基本逻辑门电路、四选一MUX数据选择器(如图10.91(b))和3-8译码器(如图10.91(c))实现此逻辑电路.