首页 > 财会类考试

题目内容（请给出正确答案）

[单选题]

在设计VHDL电路过程中，如何将VHDL文档放入顶层电路图中？（）。

A.在顶层电路图中启动“Tool》》CreatSheetSymbolFromSheetorHDL”命令

B.在顶层电路图中启动“Deign》》CreatSheetSymbolFromSheetorHDL”命令

C.在VHDL编辑环境中启动“Tool》》CreatSheetSymbolFromSheetorHDL”命令

D.在VHDL编辑环境中启动“Deign》》CreatSheetSymbolFromSheetorHDL”命令

暂无答案

如果结果不匹配，请联系老师获取答案

您可能会需要：

重置密码查看订单联系客服

安装优题宝APP，拍照搜题省时又省心！

更多“在设计VHDL电路过程中，如何将VHDL文档放入顶层电路图中…”相关的问题

第1题

在VHDL中，一个设计实体可以拥有一个或多个（)。

A.设计实体

B.结构体

C.输入

D.输出

点击查看答案

第2题

在PC上利用VHDL进行项目设计，不允许在()下进行，必须在根目录为设计建立一个工程目录。

在PC上利用VHDL进行项目设计，不允许在（)下进行，必须在根目录为设计建立一个工程目录。

点击查看答案

第3题

目前FPGA设计输入，即设计方法有多种，以下哪个不是开发FPGA的方法（)。

A.原理图式设计方法

B.VHDL语言描述设计方法

C.Verilog语言描述设计方法

D.在非嵌入式开发中，利用纯C语言设计描述

点击查看答案

第4题

Protel99se主要组成部分为（)

A.原理图设计系统

B.印制电路板设计系统

C.FPGA系统

D.VHDL系统

点击查看答案

第5题

一个完整的VHDL设计文件通常包括5个部分，分别是库、程序包、()和()、()。

一个完整的VHDL设计文件通常包括5个部分，分别是库、程序包、（)和（)、（)。

点击查看答案

第6题

只给定二输入与门一种器件,用两种方法设计实现逻辑表达式F=ABC.并对应写出VHDL语言描述的赋值语句.

点击查看答案

第7题

用ISP技术设计一个可控计数器,控制信号为X.当X=0时,实现模4计数;当X=1时,实现模8计数.请用VHDL语言写出设计源文件.

点击查看答案

第8题

只给定二输入与门、二输入或门两种器件,用两种方法设计实现逻辑表达式F=(A+B)(A+C)=A+BC.并对应写出用VHDL语言描述的赋值语句.

只给定二输入与门、二输入或门两种器件,用两种方法设计实现逻辑表达式F=（A+B)（A+C)=A+BC.并对应写出用VHDL语言描述的赋值语句.

点击查看答案

第9题

VHDL.文本编辑中编译时出现如下的报错信息Error:VHDL syntax error: choice value length must

A.表达式宽度不匹配。

B.错将设计文件存入了根目录，并将其设定成工程。

C.设计文件的文件名与实体名不一致。

D.程序中缺少关键词。

点击查看答案

第10题

VHDL文本编辑中编译时出现如下的报错信息Error: Line1,Filee: /muxfi1e/mux 21.tdf: TDF synt

A.错将设计文件的后缀写成.tdf而非.vhd

B.错将设计文件存入了根目录，并将其设定成工程

C.设计文件的文件名与实体名不一致

D.程序中缺少关键词

点击查看答案

第11题

在VHDL中，PROCESS本身是()语句。

在VHDL中，PROCESS本身是（)语句。

点击查看答案

版权所有 ©2024

违法和不良信息举报电话：400-118-7898

举报/反馈/投诉邮箱：deng＃ujigu.com（请将＃替换成@）